可以做，半孔直徑需≥0.5mm，孔邊距孔邊需要≥0.5mm  [詳細]

我司PTH鉆孔的公差為±0.075mm ,無銅孔為±0.05mm  [詳細]

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。  [詳細]

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。  [詳細]

差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者 side-by-side(并排, 并肩) 實現的方式較多。  [詳細]

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。  [詳細]

接收端差分線對間的匹配電阻通常會加, 其值應等于差分阻抗的值。這樣信號質量會好些。  [詳細]

對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。  [詳細]

基本上, 將模/數地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain 與 phase 的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加 ground guard traces 可能也無法完全隔離干擾。而且離的太遠,地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。 確實高速布線與 EMI 的要求有很多沖突。但基本原則是因 EMI 所加的電阻電容或 ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和 PCB 迭層的技巧來解決或減少 EMI的問題, 如高速信號走內層。最后才用電阻電容或 ferrite bead 的方式, 以降低對信號的傷害。  [詳細]

現在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數目。各家 EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設計者的想法。 另外, 手動調整布線的難易也與繞線引擎的能力有絕對的關系。 例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。  [詳細]

test coupon 是用來以 TDR (Time Domain Reflectometer) 測量所生產的 PCB 板的特性阻抗是否滿足設計需求。 一般要控制的阻抗有單根線和差分對兩種情況。 所以， test coupon 上的走線線寬和線距(有差分對時)要與所要控制的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的電感值， TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon 上量測信號的點跟接地點的距離和方式要符合所用的探棒。 PCB設計問答集（二）在應用中避免某些影響質量的錯誤  [詳細]

一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗， 例如在 dual strip line 的結構時。  [詳細]

是的， 在計算特性阻抗時電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。  [詳細]

一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。  [詳細]

至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用在線既有的穿孔(via or DIP pin)當測試點)可能加在在線或是從在線拉一小段線出來。前者相當于是加上一個很小的電容在在線，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。  [詳細]